3D集成电路如何实现
早期IEEE院士Saraswat、Rief和Meindl预测，芯片点对点难道不会使半导体工业的历史发展滑行或者负于，首次明确提出应当探寻电路的3D构建技术。 2007年9月，半导体工业协会(SIA)声称：在未来约10-15年内，增大晶体管尺寸的能力将受到物理无限大的容许，因此3D构建的市场需求显得更为显著。
全新的器件结构，比如碳纳米管、磁矩电子或者分子电源等，在10-15年内还无法准备好。5新型装配方法，如3D构建技术再度被托了出来。
存储器速度迟缓问题是3D构建的另一个推展因素，众所周知，相对于处理器速度，存储器存取速度的发展较快，造成处理器在等候存储器获取数据的过程中被推迟。在多核处理器中，这一问题更为相当严重，有可能必须将存储器与处理器必要键合在一起。 3DIC构建技术的解救 2005年2月，当《ICsGoingVertical》公开发表时，完全没读者认识到再次发生在3DIC构建中的技术变革，他们指出该技术只是叠层和引线键合，是一种后末端PCB技术。
今天，3D构建被定义为一种系统级构建结构，在这一结构中，多层平面器件被填充一起，并经由击穿硅通孔(TSV)在Z方向连接起来（闻图）。 为生产这样的叠层结构，早已研发了很多工艺，下面所列的正是其中的关键技术： ■TSV制作：Z轴点对点是击穿衬底(硅或者其他半导体材料)而且互相电隔绝的相连，TSV的尺寸各不相同在单层上必须的数据提供比特率; ■层减薄技术：可行性应用于须要减薄到约75~50m，而在将来须要减薄到大约25~1m; ■对准和键通技术：或者芯片与晶圆(D2W)之间，或者晶圆与晶圆(W2W)之间。
通过放入TSV、减薄和键通，3DIC构建可以省却相当大一部分PCB和点对点工艺。然而，目前还并未几乎具体，这些在整个生产工艺中必须构建在什么方位。或许对于TSV工艺，可以在IC生产和减薄过程中，经由IDM或晶圆厂取得，而键合可以由IDM构建，也可以在PCB操作者中由外部的半导体装配和测试提供商(OSATS)构建，但这有可能在技术成熟期时发生变化。 在将来很有可能再次发生的是，3DIC构建技术不会从IC生产与PCB之间的发展路线再次发生交错时开始。
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